高速的數字時鐘模塊能使現代化產品提升效率,如何讓數字模塊更加精準穩定,是眾多工程師和科學家多年來一直在破解的難題,如今的高速數字時鐘模塊技術,足以滿足需求.是科技是不斷進步的,未來會需要更高效的數字時代模塊,很早之前,海外的工程師就發現了,具有低相位抖動特性的有源晶振,可以給予模塊更可靠,更穩定的時鐘信號.

數字時鐘設計的挑戰:

為當今的高速數字電子設備設計時鐘生成和分配系統給設計界帶來了許多挑戰.在較高速度下,傳輸線及其組件的行為與較低速度下的行為不同,如果沒有正確指定和配置,則會產生抖動,噪聲,反射和串擾等信號完整性問題.因此,當設計人員接近將具有高速數字應用的項目時,他們必須考慮在低速應用中不必要的各種信號完整性規定.

規劃高速數字項目的主要挑戰包括:

最大限度地減少定時抖動.對于高速,高頻電子設備來說,具有低定時抖動至關重要.較差的石英晶振抖動特性不僅會影響數據錯誤,還會導致使用此源作為參考的鎖相環失敗.如果要將源用作顯示時鐘參考,則結果將是模糊的顯示.通常,信號在過渡區域中移動得越快,產生的系統抖動就越少(參見圖1).

減少排放.在高速應用中,產生電磁干擾(EMI)的可能性顯著增加.隨著數字速度的提高,有關EMI降噪的FCC規范變得越來越嚴格.設計人員需要解決諸如傳輸線,差分信號,信號幅度和諧波含量等特性,以便最大化傳遞給負載的能量,從而減少能量發射量.確保穩定.通常,您設計的電子系統的指定工作頻率越高,時鐘穩定性就越重要.無論是時鐘性能不穩定都會導致數字系統中的誤碼率,錯誤數據或數據丟失

它們是本地或廣域系統:傳輸線阻抗匹配.必須測量整個傳輸線的阻抗和長度,并與每個終端匹配.如果忽略阻抗匹配,則可能發生發射,串擾和反射.電源考慮因素.這里的主要考慮是確保時鐘無噪音.對于當今更高速的系統,低電源消耗要求也在增加.

在高速應用中實現最佳系統性能的關鍵始于一種有效的時鐘生成和分配設計方法.簡而言之,設計人員應采用一種方法,將各種時鐘生成和分配組件作為一個完整的解決方案,而不是單個部件.應在項目開始時仔細注意選擇適當的部件和電路分配方法,同時牢記各部件之間的相互關系.此外,重要的是在設計進行時考慮操作頻率下所有有源晶振和無源晶振元件的特性阻抗.

正確選擇以下時鐘生成和分配組件至關重要(參見圖2):

1.石英晶體振蕩器及其輸出邏輯

2.時鐘驅動程序,在某些情況下將包含啟用功能

3.5V或3V電源的CMOS轉換器

4.傳輸線(雙絞線,同軸電纜,PCB走線)

時鐘生成和分發組件注意事項:

1Crystal振蕩器和邏輯選擇選擇合適的晶體振蕩器在高速應用中至關重要,因為它將為整個時鐘分配系統提供時鐘參考.

嚴格的貼片振蕩器應用通常要求頻率穩定性為±20ppm,快速上升和下降時間小于600皮秒,低特性抖動和正發射極耦合邏輯(PECL)差分輸出.頻率穩定性將提供可靠的系統參考,而波形的快速上升和下降時間將導致低系統抖動.(雖然快速上升和下降時間使轉換飽和可能會引入不必要的噪聲,但這種噪聲將通過使用差分信號來抵消.)

邏輯選擇:PECL優勢

在高速應用中,使用PECL邏輯輸出提供了超過CMOS邏輯輸出技術的關鍵優勢.CMOS技術不同,PECL技術具有差分輸出,這對減少排放至關重要.然而,與CMOS一樣,PECL從正電源(而不是為ECL邏輯技術供電的負電源電壓)獲得其工作功率,從而在負載點實現與CMOS邏輯接口的必要兼容性.

此外,PECL技術允許電壓補償,以進一步抑制正電壓源上的噪聲.所有現代PECL器件均包含片內帶隙調節器,可針對電源電壓以及結溫和環境溫度的變化提供噪聲容限的電壓補償.由于PECL電路由通過轉向邏輯切換到負載電阻的電源調節電流源組成,因此設計人員可以通過兩種方式獲益:

1)供電電流隨工作頻率保持不變

2)AC性能隨電壓,溫度和頻率保持不變

可以實現相對于電源電壓的水平,閾值和噪聲容限小于1mV/V的殘余靈敏度.對于結溫,對于相同的參數,實現小于0.1mV/C的殘余靈敏度.

晶體振蕩器質量:

除了確保波形中的低抖動外,設計人員還應確保振蕩器本身的抖動最小化.這是通過選擇包含非常高Q晶體的振蕩器來實現的.此外,晶體應調諧到振蕩器電路以供振蕩器制造商優化.應避免在振蕩器設計中使用PLL合成器,因為抖動是由鎖相環中的噪聲產生的.

其他振蕩器注意事項:

在PECL系統中,所有晶振電路都應使電源在振蕩器處良好地去耦.PECL器件需要積極地解決此問題,因為PECL僅參考電源的最正面.因此,對于PECL,Vcc需要盡可能無噪聲.由于振蕩器特性確實隨負載阻抗和負載偏置電壓而變化,因此必須指定所使用的實際負載并將其傳達給振蕩器供應商.

所選時鐘晶體振蕩器應具有至少45％最小值和55％最大值的緊密對稱性,并應產生可重復的波形以確保信號一致性.應使用地平面(參見“設計細微之處”部分).2Clock驅動器/分配注意事項時鐘驅動器應該是PECL差分-設備-具有用于接收振蕩器信號的差分輸入,以及用于在PCB上分配信號的差分輸出.如果需要時鐘門控,應該有一個Enable引腳,可能是單端的.時鐘驅動的另一個方面應該是器件的結構對稱性,這將反映出更好的整體信號完整性.當跡線長度和/或衰減要求時,可能需要再生緩沖.重建結構非常重要,因為接收到的信號已經穩定下來并且仍然處于上升或下降的邊緣.否則可能產生進一步的衰減而不是信號緩沖.