以往傳統(tǒng)的晶體振蕩器基本可以滿足當時的產(chǎn)品需要,后期隨著各種智能型,AI,多功能設備機器的出現(xiàn),常規(guī)的振蕩器性能支持不了產(chǎn)品設計要求,需要更靈活的晶振方案.什么是靈活性石英晶體振蕩器呢?說到靈活性的振蕩器,大家首先想到的應該是MEMS可編程晶體振蕩器了吧,因為它具有頻率可編程功能,可以任意選擇任何一種頻點進行編程,簡化時序架構.

由于現(xiàn)代電子系統(tǒng)所需參考時鐘的頻率和抖動要求差異很大,因此通常需要各種獨立的晶體振蕩器和固定頻率時鐘乘法器IC,以為數(shù)據(jù)路徑和控制平面提供完整的時序架構..Si5338是業(yè)界第一款時鐘發(fā)生器,能夠在四個獨立的輸出時鐘上支持任何速率的頻率合成.通過提供這種水平的頻率靈活性,Si5338消除了對固定頻率時鐘發(fā)生器和分立石英振蕩器需求.

現(xiàn)代通信,網(wǎng)絡和廣播視頻硬件設計使用各種各樣的處理器,FPGA,存儲器和物理層收發(fā)器來執(zhí)行最終應用程序所需的所有任務和過程.由于新設計中集成度的不斷提高,這些應用中的時序架構變得越來越復雜.每個IC都有其自己獨特的參考時鐘要求,必須在單個設計中仔細管理多個時鐘域.進一步復雜的硬件設計,帶有嵌入式串行器/解串器(SERDES)的高速物理層收發(fā)器和FPGA具有嚴格的抖動要求,以確保符合最終應用的誤碼率(BER)規(guī)范.表1列出了流行的通信,網(wǎng)絡和廣播視頻應用中處理器,存儲器和物理層收發(fā)器所需的各種典型時鐘頻率.

表1.典型時鐘頻率(按應用)

傳統(tǒng)時序架構的示例在最終應用中提供了時鐘生成和時鐘分配,如圖1和2所示.

圖1.通信和網(wǎng)絡應用中的傳統(tǒng)時序架構

圖2.廣播視頻應用中的傳統(tǒng)時序架構

鑒于每種硬件設計的獨特要求,通常使用固定頻率時鐘發(fā)生器/乘法器,離散時鐘晶振和復用器的組合為每種應用定制時序架構.當時鐘發(fā)生器和IC之間需要時鐘格式轉換時,需要額外的電平轉換器IC.某些應用需要多協(xié)議高速串行數(shù)據(jù)傳輸,如上面圖2中的HDTV廣播視頻示例所示.這些應用需要多個振蕩器和支持多路復用器的電路來支持應用的多協(xié)議要求.

除了產(chǎn)生標稱時鐘頻率之外,某些應用還需要頻率裕度時鐘,這些時鐘產(chǎn)生的參考電壓相對于標稱頻率略有正或負偏移(例如66.6MHz±5％).這些頻率裕度時鐘用于產(chǎn)品驗證和/或制造測試期間,以測試設計在電壓和溫度范圍內(nèi)的穩(wěn)健性,并確保為系統(tǒng)中的關鍵組件提供足夠的設置和保持裕度.傳統(tǒng)上,已使用分立的定制頻率貼片振蕩器來實現(xiàn)頻率裕度.由于這些額外的組件僅在產(chǎn)品驗證和/或制造測試期間使用,而不是在正常運行期間使用,因此BOM成本和復雜性增加以支持此要求.

傳統(tǒng)時鐘倍頻器架構:

傳統(tǒng)的時鐘發(fā)生器使用簡單的基于整數(shù)N鎖相環(huán)(PLL)的架構.輸出時鐘頻率是輸入時鐘頻率和PLL分頻器值的函數(shù),如公式和圖3所示:

圖3.傳統(tǒng)的Integer-NPLL時鐘架構

傳統(tǒng)的基于PLL的單IC解決方案適用于參考輸入的簡單整數(shù)時鐘乘法或晶體輸入的時鐘生成.但是,許多應用程序要求生成多個非整數(shù)相關頻率的時鐘(例如125MHz以太網(wǎng)和106.25MHz光纖通道).傳統(tǒng)解決方案要求更改晶體頻率以支持每個獨特的頻率計劃.這迫使設計人員使用一個或多個定制晶體和多個時鐘發(fā)生器IC來生成所需的一組頻率,從而增加了整體解決方案的成本,復雜性和功耗.

新的無速率時鐘乘法器架構簡化了設計:

混合信號模擬設計的最新進展使得從單個設備提供任意速率的頻率合成成為可能.如圖4所示,Silicon晶振公司最新的時鐘架構利用分數(shù)NPLL與稱為MultiSynth的低抖動分數(shù)分頻器配合使用,以在多個輸出時鐘上產(chǎn)生任意速率的頻率合成.該新產(chǎn)品系列的旗艦產(chǎn)品是Si5338Any-Rate,Any-Output Quad Clock Generator.通過將四個PLL的頻率合成功能集成到單個器件中,該技術大大簡化了時序架構,與傳統(tǒng)解決方案相比,極大地減小了尺寸和功耗要求.

圖4.Si5338任意速率、任意輸出時鐘發(fā)生器架構

多重合成技術:

圖5顯示了多合成器小數(shù)分頻器的詳細框圖.Si5338的低相位噪聲、高頻壓控晶振在四條獨立輸出路徑的每一條路徑上為MultiSynth模塊提供高頻輸出時鐘.多合成器架構的第一級是小數(shù)N分頻,它可以在兩個最接近的整數(shù)分頻值之間無縫切換,以產(chǎn)生誤差為0ppm的精確輸出時鐘頻率.為了消除此過程產(chǎn)生的相位誤差,多合成器計算小數(shù)N分頻產(chǎn)生的時鐘和所需輸出時鐘之間的相對相位差,并動態(tài)調整相位以匹配理想時鐘波形.這種新穎的方法使得產(chǎn)生任何輸出時鐘頻率而不犧牲抖動性能成為可能.基于這種架構,每個輸出時鐘可以單獨編程,以產(chǎn)生0.16至350MHz的任何頻率,并選擇頻率至700MHz.這種基于多合成器的架構實現(xiàn)的典型抖動性能為1ps均方根值.

圖5.多同步架構概述

這種基于多同步的架構提供了出色的抖動性能,如表2所示.

表2.Si5338任何速率,任何輸出ClockGenerator的抖動性能

如圖6和7所示,這種水平的抖動性能使將數(shù)據(jù)路徑和控制平面時鐘整合到單個設備中成為可能.除了顯著簡化BOM成本和復雜性之外,通過移植可以節(jié)省50％或更多的功率.這個新的解決方案.由于將多個組件替換為采用小型4x4mm24-QFN封裝的單個IC替代了電路板空間,因此可以將電路板空間最小化.

圖6.Si5338簡化了通信和網(wǎng)絡時序架構

圖7.Si5338簡化了廣播視頻時序架構

板級測試的頻率裕度:

使用這種方法可以大大簡化頻率裕度,因為多合成器的分數(shù)分頻器值可以動態(tài)更改,以便時鐘輸出產(chǎn)生可變的時鐘源.所有頻率轉換都是連續(xù)且無干擾的.使用這種架構,可以實現(xiàn)小至1kHz和大至10MHz的頻率轉換.每個輸出時鐘的頻率都可以在最高350MHz的任何頻率下動態(tài)更改.結果,可以消除傳統(tǒng)上用于板級測試的獨立晶體振蕩器.

綜合水平翻譯:

每個Si5338輸出時鐘的信號格式都可以由用戶編程為圖8中列出的任何選項.此功能消除了大多數(shù)設計中使用外部電平轉換器的需要.此外,由于每個Si5338輸出時鐘都有獨立的電源電壓,因此簡化了在混合電源應用中的使用.每個器件的輸出都可以編程為支持下面列出的任何輸出時鐘/VDD組合.例如,可以同時支持1.8V LVDS,3.3 VCMOS和2.5 VLVPECL.晶振內(nèi)核由工作在1.8V,2.5V和3.3V的獨立電源電壓工作,并且與輸出時鐘電源電壓(VDDO0至VDDO3)無關.

圖8.Si5338提供用戶可編程的輸出時鐘格式

Si5338是業(yè)界第一款時鐘發(fā)生器,能夠在四個獨立的輸出時鐘上支持任何速率的頻率合成.通過提供這種水平的頻率靈活性,Si5338消除了對固定頻率時鐘發(fā)生器和分立晶體振蕩器的需求.該器件具有出色的1psRMS抖動性能,使單個器件即可為物理層收發(fā)器以及處理器,網(wǎng)絡處理器,FPGA和存儲器提供參考時序.由于不再需要處于裕度頻率的晶體振蕩器,因此大大簡化了頻率裕度.為了進一步降低BOM成本和復雜性,MEMS時鐘晶體振蕩器支持用戶可編程的輸出時鐘格式,從而消除了對離散電平轉換器的需求.Si5338提供的一流性能和集成度極大地簡化了通信和廣播視頻應用中的時序架構.