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為基于FPGA的設計選擇最佳內部或外部時鐘解決方案

來源：金洛鑫瀏覽：- 發布日期：2025-08-27 14:57:54【大中小】

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為基于FPGA的設計選擇最佳內部或外部時鐘解決方案

控制平面定時FPGA內部PLL為高速邏輯,數字信號處理和嵌入式存儲器等功能模塊提供低偏斜時鐘源.內部PLL也用于產生全局和區域時鐘以及其它高扇出,低偏斜控制信號.驅動這些內部PLL需要外部輸入參考時鐘.通常使用簡單的固定頻率振蕩器來提供這些基準電壓.當選擇振蕩器來提供FPGA控制平面時序時,開發人員應考慮三個關鍵標準:長期可靠性FPGAs通常用于生命周期較長的應用,因此確保所有板級器件的額定性能能夠長期工作非常重要.振蕩器是一個關鍵問題,因為在許多電子應用中,基于石英晶體的元件是場回報率最高的原因.晶體易受污染問題的影響,可能會影響啟動和隨時間和溫度的頻率漂移.為確保長期可靠性,開發人員應選擇能保證長期工作的振蕩器.合適的振蕩器應保證至少10年的工作壽命,并規定在加速溫度(例如40攝氏度或更高)下的壽命老化.

進口skyworks晶體電路板級抗擾度FPGAs通常工作在開關電源包圍的高噪聲環境中.此外,FPGAs會產生噪聲,影響VDD和接地層.最小化這種噪聲可能相對昂貴,并且不能完全消除.選擇振蕩器時,一個重要的考慮因素是電源噪聲濾波.內置電源電壓調節功能的振蕩器提供噪聲抑制,確保器件在受到系統級噪聲影響時不會違反其規定的抖動規格,從而實現更具彈性的工作.有效性由于與石英加工,模具組裝和封裝相關的材料密集,復雜的制造過程,振蕩器可能需要花費大量時間來采購.定制頻率振蕩器可能需要更長時間才能獲得.選擇可快速交貨的振蕩器,無論是經銷商的庫存還是供應商可快速編程的振蕩器.快速的元件可用性簡化了原型制作,并加快了設計速度skyworks環保晶振收發器時鐘除了可靠性,電源噪聲抑制性能和可用性,開發人員還應該考慮基于FPGA的收發器時鐘應用的其他因素.對于高速串行數據通信(例如10/40/100G以太網,光傳輸網絡[OTN],3G-SDI,CPRI和PCIExpress),參考時鐘選擇至關重要,因為時鐘抖動會對收發器誤碼率產生不利影響.更復雜的是,多速率應用需要一系列不同的參考頻率.

硬件設計人員通常有三種收發器參考時鐘選項:內部整數或小數PLL高性能FPGAs內置整數/小數PLL,可用于收發器時鐘.在整數模式下工作時,這些PLL的抖動最低.用于小數時鐘合成時,會犧牲一些抖動性能.雖然這種解決方案的抖動性能在某些應用中是可以接受的,但分立振蕩器和時鐘可以提供更低的抖動,并更好地優化FPGA收發器性能.振蕩器單頻振蕩器可用于固定速率的時鐘應用.對于多速率收發器,可串行編程至較寬頻率范圍的I2C可編程晶振是一種出色的解決方案.I2C可編程振蕩器的一個好處是可以與FPGA的整數PLL配合使用.振蕩器可以提供低抖動小數時鐘合成,FPGA的內部PLL可以進一步提供整數時鐘乘法和低偏斜時鐘路由.

時鐘發生器/抖動衰減時鐘IC為多個FPGA收發器提供時鐘的最高性能方法是使用多路輸出時鐘發生器/抖動衰減時鐘.頻率捷變時鐘發生器除了提供控制平面時鐘以外,還可以用于收發器的時鐘.要求同步的應用(如SONET/SDH,同步以太網,廣播視頻和CPRI)需要抖動衰減時鐘IC.這些器件集成超低相位噪聲壓控振蕩器(VCO)和低帶寬PLL(典型值為0.1Hz至1kHz),除了超低抖動頻率合成之外,還提供抖動/漂移濾波.抖動衰減時鐘還提供無中斷切換,這是一種在切換期間吸收兩個輸入時鐘之間相位差的功能.這可以最大限度地降低下游低帶寬PLL因時鐘重排而失鎖的風險.最后,抖動衰減時鐘提供保持參考時鐘功能,確保收發器在參考時鐘不可用時仍能正常工作.這一關鍵功能對于要求99.999%可用性的通信應用來說至關重要.

為基于FPGA的設計選擇最佳內部或外部時鐘解決方案

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