設計低抖動差分晶振的方案比起普通的振蕩器，相對來說要復雜很多，因為差分的輸出比較特殊，不是常規的CMOS，而且輸出的信號是差分的，也就是彼此相位是完全相反的。也因此差分的性能也比較穩定，可應用到任何一種要求比較高的產品身上，相位抖動是差分晶振的特性，在差分晶體振蕩器的設計方案中都要考慮到相位抖動，有著不一般的重要性。隨著越來越多的產品需要差分振蕩器，海外各大頻率元件制造商，紛紛投入資金，人力，物力研發符合時代需求的差分系列型號，以下是關于差分抖動的相關資料。

由于發送和接收設備可以位于任何地方-從同一個桌面到世界的另一端，因此每個不同的位置或環境都會影響時鐘邊緣從發送數據到發送數據的時間如何漂移。設備接收和解釋數據的時間。這些影響很多，包括溫度，物理運動/振動，甚至是時鐘信號源的架構。最終結果是要么具有準確的數據，要么“不”顯然不是任何系統中的選項。對于最終用戶而言，這可能意味著體驗質量差，并且對互聯網會話和相關服務造成干擾（語音質量差，視頻內容觀看體驗不均勻或數據文件內容損壞）。性能特性可以精確地衡量時鐘邊緣與預期的精確程度，稱為“抖動”。通常在測量中使用三種抖動量化：

1.相位/RMS抖動-可被視為“精細焦點”測量。這通常被稱為“絕對抖動”，它是時鐘邊緣位置的總和全部差異，理想情況下通過網絡分析儀測量信號的相位噪聲（圖A）;

2.峰值抖動和峰峰值抖動，每個抖動可被視為“過程”測量，并分為兩個特征：

a.是周期抖動（又稱周期抖動）任何一個石英晶振時鐘周期與理想或平均時鐘周期之間的差異-通常通過用示波器測量信號周期來揭示（圖B），

b.周期間抖動-任意兩個相鄰時鐘周期的持續時間差異。對于微處理器和RAM接口中使用的某些類型的時鐘生成電路而言，這也很重要，并且還可以使用示波器進行測量（圖C）

抖動性能/規格限制已由ITU-T，Telcordia和IEEE等標準化機構確定。本機以太網（IEEE）上的抖動規范和測試方法與SDH/SONET/SyncE（ITU-T，Telcordia）的規范和測試方法不同。

高速串行總線架構是當今高性能設計的標準。雖然并行總線標準正在發生一些變化，但串行總線建立在多個市場和設備上-計算機，手機，娛樂系統等。串行總線在電路和電路板布局中提供了性能優勢和設計簡化（更少的跡線）。串行數據鏈路表現為當今知情世界的動脈，因為它們在處理系統中將數據從一個點傳輸到另一個點。為了確保準確地傳送和接收數據，數字系統中的數據由時鐘和數據恢復（CDR）電路控制，該電路然后表現為數據系統中的握手。準確接收和解釋數據的關鍵在于精確地了解時鐘邊緣在任何時間點的“位置”。

偏離理想的邊緣

偏離理想的時期

偏離零差異

JITTERGENERATION

隨著下一代串行標準的數據速率的提高，模擬異常對信號完整性和質量的影響比以往任何時候都大。信號通路中的導體，包括電路板走線，過孔，連接器和電纜，表現出更大的傳輸線效應，帶有回波損耗和反射，降低信號電平，引起偏移，并增加噪聲，從而產生抖動。然而，一切都始于基本系統時鐘信號（SYSCLK或主時鐘）。隨著時鐘信號的顯著性能特征，創建信號的成本可以在10倍以上變化-取決于所使用的架構和設計方法。為了幫助實現沒有過多性能保護帶的系統設計（因此成本過高），本文重點介紹用于創建符合每個特定高速串行數據（HSSD）的時鐘信號的不同架構的更新。實施方案。特定的抖動類型，定義和一致性測試方法已經有詳細記錄，這里不再重復。

用于創建系統時鐘的流行基礎組件是石英晶體振蕩器（“XO”），這是一種已經使用多年的技術。晶體振蕩器本身具有固有的抖動特性，它們的輸出抖動將根據設計/電路和單價而變化。智能系統設計人員意識到系統/產品/設計的總成本本身就是一個需要滿足的“規范”。本文介紹了每種信號創建方法以及推薦表，以幫助潛在用戶承擔比必要更高的組件成本。

差分晶振輸出邏輯

在前一節中，討論了生成CLK的方法及其如何影響抖動性能。無論實現架構是Fundamental還是OvertoneCrystal，N-Multiplier或Fractional-N乘法器，晶體振蕩器還包含依照現有邏輯技術的輸出驅動器。具體類型的輸出邏輯兼容性可以是低壓CMOS（LVCMOS），低壓，正電源發射極耦合邏輯（LV-PECL差分晶振），低壓差分信號（LVDS）和/或高速電流控制邏輯（HCSL）。輸出邏輯類型主要與給定應用類型內的處理設備的邏輯接口的輸出頻率和/或通用性有關。例如，PCIeSYSCLK的主要邏輯類型是HCSL。

晶體振蕩器輸出邏輯兼容性通常滯后于處理器件邏輯的開發6到12個月，有時甚至更長。邏輯翻譯器在過渡期間使用。其中一個例子是轉換最小化差分信號（TMDS）。TMDS用于系統設計中的某些應用（例如：HDMI），但目前不能作為石英振蕩器輸出邏輯的選擇。輸出邏輯類型的重要性在于通過將晶體振蕩器（和任何附加輸出轉換設備）連接到處理設備而引入的“接口抖動”的貢獻。通常，具有最快轉換時間（例如，上升/下降時間）到“眼圖”的邏輯類型將導致最低的接口抖動。

選擇最佳CLK時鐘源設備。

無論性能規范，規范要求或特定的PHY芯片組/執行方法如何，最重要的規范都是實現的成本效益。所有商業和工業系統都滿足所有性能要求，但總成本高于市場要求，沒有任何價值。

所有高質量的差分晶體振蕩器提供商都在其數據表中發布的抖動生成規范中包含一定數量的保護頻帶。由于有充分的理由，系統設計人員還在其要求的規范中包含了一定數量的保護頻帶，因此與信譽良好的晶體振蕩器制造商合作可能會導致雙重保護帶，因此會產生過高的解決方案成本。為了有助于指定合適的晶體振蕩器而不增加過多的保護帶和成本，表1顯示了當今最流行的數據/通信應用。

在Pletronics晶振，我們提供的解決方案包含所提到的每種技術：高頻晶體基波，泛音，整數N和分數N.執行每個產品以向客戶提供最具成本效益和性能的解決方案。表1列出了當今每種最流行的串行數據通信所使用的技術。表2包含可在系統設計物料清單上調出的特定部件號。與任何市場領先的公司一樣，Pletronics晶振產品也在不斷發展，努力使我們的客戶保持競爭優勢。

SYSCLK起源方法

基本的“無褶邊”差分晶體振蕩器采用石英晶體，并與簡單的電路一起使用，以在晶體的基本模式下運行，并創建方波輸出。該架構為峰峰值和RMS抖動提供了最佳性能，并且在頻率高達50Mhz時通常是最具成本效益的。為了以盡可能低的抖動達到更高的頻率，使用稱為高頻基波（“HFF”）的技術。可以使晶體以其泛音模式之一振動，這發生在基本諧振頻率的奇數倍數附近。這種晶體被稱為第3，第5，第7......等泛音（“OT”）晶體。為了實現這一點，振蕩器電路通常包括額外的設計元件以選擇所需的泛音。相關地，在典型應用中可以有效地執行使晶體在其第三泛音上工作以達到高達3x50Mhz=150Mhz的頻率的架構。

更高泛音的操作需要更復雜的電路，并且一些晶振公司正致力于增加石英晶體基本和第三泛音諧振技術，以支持例如70.8333Mhzx3=212.500Mhz的10Gb光纖通道。這些努力的重點是提供最低的抖動主時鐘性能-隨著數據總線速度的不斷提高而需要。盡管如此，該技術仍處于高級階段，并非所有晶體振蕩器供應商都能輕易獲得。

已經成功使用的另一種技術是集成整數乘法器。在這些器件中，通過將輸入信號鎖定到以晶體頻率的直接整數倍（2x，3x，4x......等）運行的集成壓控晶振，然后二進制分頻回到所需的op-，可以提高頻率。降低頻率。可以采用的另一種方法是諧波乘法。這在技術上類似于晶體泛音利用，不同之處在于來自差分晶振（不是晶體）的輸出信號乘以整數值。除了在電路集成中產生的損耗和其他折衷之外，抖動性能比直接（即泛音模式的晶體基本）頻率產生的因子20LogN（其中N是整數倍增因子）惡化。因此，雖然基頻，諧波和/或諧波頻率的產生是可能的，但與集成的整數乘法相比，這些技術通常成本和復雜性都是過高的，這可以滿足抖動要求，盡管余量較小。為了避免任何不必要的成本溢價，設計人員在設計裕度期間需要關注的是計算輸出信號抖動的特定帶寬。

所使用的第三種技術被稱為集成的“分數N”乘數。這是輸入信號的頻率可以轉換成幾乎任何其他相關的頻率-整數的地方。例如，25Mhz貼片晶振頻率可以通過25.78125的分數乘法轉換為644.53125Mhz。由于超出本文預期目的和深度的原因，這會導致最大量的信號抖動。同樣，它對于某些系統來說已經足夠，并且在215Mhz以上的頻率下使用是最具成本效益的。

表2-PLANTRONICS部件號

4.其他供電電壓可用

5.可提供25ppM的頻率穩定性

晶振行業雖然發展了有一百多年，但差分晶振幾十年前才開始研發出來，近幾年開始興起，以上資料是美國Pletronics晶振公司提供，這家公司成立了也有一些年頭，這兩天一直在鉆研差分晶振的生產技術和工藝，力求讓差分的型號成本降低，性能提升，實現大量生產，推動使用數量增加。這個目標正在一步步實現，這不僅是Pletronics的責任，也是整個晶振行業的發展的一個新階段。